순서논리회로 (1)

조합논리회로는 현재 시간의 입력에 의해 출력이 결정된다. 

이러한 조합논리회로에 저장요소를 추가한 회로를 보통 순서논리회로라고 한다. 

 

저장요소에 따라 순서논리회로, 조합논리회로를 구분한다.

 

 

외부로부터 2진 정보를 전달받고, 이 외부로부터의 입력은 저장요소에 저장된 현재 상태와 함께 출력의 2진 값을 결정한다.

 

 

이러한 순서논리회로는 비동기와 동기로 나눌 수 있다.

 

비동기 순서논리회로는 시간지연소자를 사용한다. 시간지연소자는 신호가 전달되려면 일정한 시간이 걸리므로 기억능력을 가지게 된다. 

 

비동기 순서논리회로는 논리게이트로 구성되는 시간지연소자는 게이트 간의 피드백 때문에 예측 못한 상태로 동작하거나, 불안정한 상태가 발생될 수 있기 때문에 자주 사용되지 않는다. 

 

동기 순서논리회로는 특정 순간에서만 저장요소를 변화시킬 수 있는 신호를 사용하고 그 신호를 클럭 펄스라고 한다.

이러한 클럭 펄스는 시스템 전체에 제공한다. 

이처럼 저장요소 입력에 클럭 펄스를 제공하는 동기 순서논리회로를 클럭을 가진 순서논리회로라고 한다. 

저장요소에서는 플립플롭을 가장 많이 사용한다. 

 

플립플롭은 입력신호에 의해 상태를 바꾸라는 신호가 있을 때 까지 현재의 2진 상태를 유지하는 논리소자이다.

 

즉 한 비트의 2진 정보를 저장할 수 있는 장치이다. 

 

플립플롭은 클럭신호에 영향을 받고 신호를 수신함에 따라 출력의 상태를 변경한다. 

 

 

플립플롭은 다양한 종류가 있다.

 

비동기 순서논리소자에서는 SR 래치가 있고, 동기 순서논리에서 사용하는 RS, D 플립플롭, JK F/F, T F/F, 마스터-슬레이브 F/F이 있다. 

 

 

SR latch 

 

넓은 범위에서의 플립플롭을 말한다. 

 

두 개의 NOR 게이트나 두 개의 NAND 게이트로 구성한다. 

각각 set와 reset의 두 입력을 갖는다. 

 

 

 (1) Set와 Reset 상태가 모두 0인 경우 무변화 상태라고 한다. 

 

예를 들어 기존의 Q가 0이고 Q의 보수가 1이라고 가정하면 이전 상태는 Q가 0 Q의 보수가 1의 상태를 가진다. 

이 상태에서 0, 0의 값이 들어와도 그 값이 보존된다.

 

 (2) S =0, R =1인 경우 Q의 보수가 1이며 Q는 0이된다. 이 경우를 리셋 상태라고 한다.

 

 (3) S =1, R =0인 경우 Q는 1Q의 보수는 0이 된다. 이 경우를 세트 상태라고 한다.

 

 (4) S, R =1인 경우는 미정상태라고 한다.

 

NAND 게이트로 된 SR 래치는 입력에 따른 출력의 동작은 반대이다.

 

 

SR 래치는 비동기 순서논리회로에 사용된다. 비동기 순서논리회로는 동기화라는 큰 문제가 있고 이를 개선하기 위해

RS 플립플롭을 사용한다. 

 

하지만 RS 플립플롭은 리셋, 세트, 클록 신호 모두가 1일 때 어떤 값으로도 결정할 수 없는 미정상태라는 문제가 있다.

 

이러한 문제점 해결을 위해 D 플립플롭, JK 플립플롭 등이 제안되었다. 

 

 

D플립플롭

 

간단하게 S, R이 동시에 1을 갖지 않도록 하는 것이다.

 

블록도와 같이 하나의 입력만 받고 Not 게이트를 통해 동일한 값을 전달하지 않도록 구성한 것을 볼 수 있다.

 

Data 입력은 RS 플립플롭의 S 입력으로 들어가고, R의 입력으로는 NOT을 통한 Data 입력의 보수값이 들어간다. 

 

NOT 게이트를 추가함으로써 입력이 2개에서 1개로 줄어드는 효과도 있다.

 

 

클럭이 0이고 Data가 없는 경우는 무변화 상태를 유지한다. 

 

클럭이 발생하고(1) Data가 0이 들어간 경우 리셋 상태(0)라고 하고 Data가 1인경우 세트상태(1)가 발생한다.

 

마치 입력이 그대로 출력으로 나오는 것과 같다. 결국 D 플립플롭의 특성은 내부에 데이터를 저장하는 것이다.

 

 

JK 플립플롭

 

RS 플립플롭의 문제점을 개량한 형태이다.

 

가장 많이 사용되는 플립플롭 중 하나다. 

 

 

 

간단히 말해 J, K의 입력이 RS 플립플롭의 S, R에 대응된다. 

 

JK 플립플롭의 J와 K가 모두 1인 때를 제외하고는 RS 플립플롭의 동작과 같다.

 

모두 1인 경우의 다음 상태는 한 클럭 펄스 뒤에 현재 상태의 보수가 된다.

 

다만 J, K가 모두 1일 때 출력이 보수가 취해진 다음에도 클럭펄스가 남아있으면 반복적으로 보수를 취하는 문제점이 발생된다.